先進半導体パッケージの技術動向と
三次元集積化プロセス開発の道程
先進パッケージ開発の経緯を整理
3次元集積化プロセス、Fan-Out型パッケージの基礎を再訪
今後の開発動向と市場動向も解説
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| 備考 | ※講義の録画・録音・撮影はご遠慮ください。 ※開催日の概ね1週間前を目安に、最少催行人数に達していない場合、セミナーを中止することがございます。 | |||
| 得られる知識 | ・半導体デバイスパッケージの役割の変化の推移 ・配線階層の境界領域の開発視点 ・三次元集積化の基幹プロセスの基礎と現状の課題 ・今さら聞けない先進パッケージプロセス構築の留意点 | |||
| 対象 | ・最近の先進パッケージの動向に関心のある装置、材料メーカー関連企業の方 ・半導体パッケージへ業態転換をお考えのLCDパネル、基板メーカー関連企業の方 ・半導体パッケージに関心のある若手から中堅のプロセス技術者 | |||
セミナー講師
[プロフィール]
1985年(株)東芝入社。半導体プロセス開発部門で先端CMOSデバイスの微細化に対応したFEOL、BEOLのメタライゼーションプロセスの開発、量産技術確立、歩留り向上、半導体製品の品質事故対応に従事。並行して、2000年以降はロジックデバイスのLow-k CPI低減を皮切りに、Micro-Bump、RDL、TSV、WLPなどの中間領域技術による半導体製品の新たな価値創出を推進。2011年からメモリ事業部。2017年から東芝メモリ(株)(現、キオクシア)。2019年に定年退職。2020年に伴走コンサルティングを中心とする個人事業ezCoworksを開業。
セミナー趣旨
本セミナーでは、これらの現状認識に基づき、これまでの先進パッケージ開発の経緯を整理し、半導体デバイスチップの三次元集積化プロセス、Fan-Out型パッケージの基礎を再訪しながら、今後の開発動向と市場動向を展望します。
セミナー講演内容
1.1 デバイスチップ性能向上とシステムレベル性能向上
1.2 中間領域プロセス技術の進展による価値創出
1.3 CoWoS, SoW-XとWafer Scale Integration
1.4 チップレットインテグレーション市場の開拓
2.三次元集積化プロセスの基礎
2.1 ロジックとメモリのチップ積層SoCデバイス (RDL, Micro-bumping, Mass reflow積層の導入)
2.2 TSVプロセス (CISカメラモジュール, メモリチップ積層からBSPDNへ拡張)
2.3 Hybrid-Bonding (Wafer level/Chip on Wafer bonding, Polymer bonding)
2.4 Si/有機インタポーザー, Siブリッジ (インテグレーション規模の拡大)
2.5 RDL微細化と多層化(SAPからダマシンプロセスの導入へ)
3.Fan-Out(FO)型パッケージの基礎
3.1 市場浸透の現状
3.2 FOプロセスの留意点
3.3 モールド樹脂材料の選択
3.4 3D FOインテグレーション(TMIプロセス選択肢の拡大)
4.Panel Level Process(PLP)高品位化
4.1 モールド樹脂起因の基板反り問題
4.2 マスクレス露光によるレティクルサイズ制約からの解放
4.3 PLP装置開発
5.最近の話題と課題
5.1 どうするGlassインタポ-ザ/基板, どうなるCo-Packaged Optics
5.2 HBM支配構造は続くのか?
5.3 今後の市場動向を見る視点
6.Q&A
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